XILINX 7series FPGA组成概述

发布时间:2022-08-18 18:32

概述

FPGA是现场可编程逻辑,相较专用的ASIC集成电路,FPGA支持多次编程,使用上更加灵活,试错成本更小。XILINX FPGA组成由可编程逻辑资源CLB(包含LUT、FF等)、丰富的I/O资源、布线资源、时钟资源(CMT)、存储资源(BRAM)、底层嵌入硬件模块(运算单元DSP、高速收发器等)
XILINX 7series FPGA组成概述_第1张图片

1、可编程逻辑资源CLB

CLB在FPGA中最为丰富、CLB分为CLBLL (logic)和CLBLM(memory),CLBLL由两个SLICEL组成,CLBLM由1个SLICEM和1个SLICEL组成,SLICEL/M又由4个6输入查找表、8个触发器FF、3个数据选择MUX、1个进位链组成。
XILINX 7series FPGA组成概述_第2张图片
SLICEL/M区别如下所示,可以看到LUT还可以实现ROM功能,每个SLICE中的LUT6可以配置为641位/2个 321位ROM(占用1个LUT)、1281位ROM(占用2个LUT)、2561位ROM(占用4个LUT),SLICEM中的LUT6还可以配置为分布式RAM(相比较BRAM)1个LUT6可配置为64*1位RAM。SLICEM中的LUT6还可以配置为移位寄存器,1个LUT6可以实现深度32位的移位寄存器/2个16位移位寄存器。一个SLICE最多实现16选1的MUX。
XILINX 7series FPGA组成概述_第3张图片
7series中4类FPGA的逻辑资源如下第一行所示:
XILINX 7series FPGA组成概述_第4张图片

2、可编程IO资源

XILINX 7series FPGA不同型号不同封装IO引脚不同,但大致可以分为几类。
1、配置管脚
FPGA支持从串、主串、从并、主并、JTAG等多种配置方式,由管脚M[2:0]选择启动方式。
XILINX 7series FPGA组成概述_第5张图片
但JTAG总是具有最高优先级,边界扫描和JTAG链如下。
XILINX 7series FPGA组成概述_第6张图片
2、电源管脚
FPGA内部资源越多,其功耗就越大,由于管脚过流能力的限制,过流越大的电源引脚越多,具体需要XPE工具进行功耗估计得到FPGA每种电源的电流信息。提供足够的电压和电流之外,还需要满足复杂的电源时序要求。
3、普通IO管脚
分为HP和HR BANK,HP BANK提供高性能管脚在DDR模式下可以达到较高速率,但是其参考电压1.2-1.8V,HR BANK虽然没有HP那样高的数据速率但是参考电压范围更广,支持1.2-3.3V。
XILINX 7series FPGA组成概述_第7张图片

需要注意HP BANK只能出1.8V LVDS电平逻辑,HR BANK只能出2.5V LVDS逻辑电平,注意使用LVDS电平时参考电压不要接错,由于电气特性VOM/VCM匹配,所以两者可以互连。
XILINX 7series FPGA组成概述_第8张图片
4、时钟管脚
除了配置模式中的时钟管脚,还有一些管脚因其连接到了内部的DCM资源中,因此也作为外部时钟输入管脚,不使用该功能时也可以当做普通管脚,每个BANK都具有CMT时钟管理资源、其中MRCC/SRCC作为输入时钟时MRCC驱动的时钟范围更广。
5、高速收发器:
普通IO支持数据传输速率有限,通常在1G左右的上限,为了满足一些高速接口的应用,如JESD204B、PCIE、AURORA等,XILINX提供了专用吉比特收发器,可以支持最高达28Gbps的lane速率。内部结构参见:XILINX Ultrascale/Ultrascale+ 高速收发器时钟MGTHREFCLK原语调用
6、特殊功能管脚
VRP/VRN:用于数控阻抗DCI功能,动态调整输出阻抗,提高信号完整性,不使用时作为普通IO。DXP/DXN:作为温度传感器输入接口。DQS:用于DDR存储器接口。

3、布线资源

全局布线资源:用于芯片内部全局时钟和全局复位/置位的布线;
长线资源:用以完成芯片 Bank间的高速信号和第二全局时钟信号的布线;
短线资源:用于完成基本逻辑单元之间的逻辑互连和布线; 
分布式的布线资源:用于专有时钟、复位等控制信号线。

4、时钟资源

FPGA时钟分为全局时钟和区域时钟,如下所示,垂直中心时钟主干将FPGA划分为左右时钟区域,水平时钟线将FPGA划分为多个时钟区域,垂直中心时钟主干(全局时钟)可以驱动设备上所有时钟网络,区域时钟只能驱动本区域(SRCC)或者相邻时钟区域(MRCC)上,FPGA实际上就是被分成很多个大小一样时钟区域,每个区域都具有一个CMT时钟管理单元,由MMCM和PLL组成,每个时钟区域既可单独工作又可通过全局时钟Clock BackBone统一工作,同时水平相邻的时钟区域又可通过HROW来统一工作,上下相邻的时钟区域又可通过CMT Backbone统一工作。
XILINX 7series FPGA组成概述_第9张图片

5、存储资源

XILINX FPGA中有三种资源用于做片上存储:1、SLICEM LUT6;2、FF(reg)3、BRAM;在使用存储IP核的时候通过选择使用disbribute/block ram使用LUT/BRAM资源作为存储,当使用二维reg变量作为存储器时使用的就是FF资源。
7 series 提供36K的双口bram,也可配置为两个独立18Kbram。
XILINX 7series FPGA组成概述_第10张图片

其他

DSP资源;
GTX/H/Y/Z资源;

ItVuer - 免责声明 - 关于我们 - 联系我们

本网站信息来源于互联网,如有侵权请联系:561261067@qq.com

桂ICP备16001015号